XCENA MX1 CXL 3.0 — вычисления в памяти с тысячами ядер RISC-V

На выставке FMS 2025 был представлен инженерный образец вычислительной памяти XCENA MX1 RISC-V с поддержкой CXL 3.0, серийное производство будет запущено в четвертом квартале 2025 года. Это устройство нового класса представляет собой память CXL 3 на базе PCIe 6.0 с уникальной особенностью в виде интеграции тысяч ядер RISC-V, способных выполнять вычисления без необходимости возврата данных в основную системную память.

Демонстрируемая плата представляет собой четырехканальное устройство памяти с контроллерами DDR5-8400. В 2025 году ожидается выпуск чипа XCENA MX1P, а на 2026 год запланирован выход усовершенствованной версии XCENA MX1S с поддержкой стандарта CXL 3.2, оснащенной двумя портами PCIe 6.0 x8 и расширенной функциональностью. Устройства поддерживают модули DIMM емкостью до 256 ГБ каждый, обеспечивая совокупный объем памяти до 1 ТБ. Особый интерес представляет реализация функции SSD RAID, которая позволяет использовать твердотельные накопители в качестве дополнительного уровня памяти с более медленным доступом, но значительно большей емкостью.

Ключевые преимущества решения связаны с предстоящим масштабным переходом на интерфейс PCIe 6.0, который существенно увеличит пропускную способность соединений CXL 3.0. Технология следует концепции, аналогичной 16-ядерным процессорам Arm Marvell Structera A, сохраняя пропускную способность памяти и повышая производительность за счет выполнения вычислений непосредственно в памяти. Наличие ядер RISC-V в модуле памяти открывает возможности для оптимизации вычислений не только для центральных процессоров, но и для различных специализированных ускорителей.

В совокупности с коммутационными чипами XConn Tech PCIe 6.0/CXL 3.0 и коммутационными платами NVIDIA MGX PCIe ConnectX-8, решения XCENA демонстрируют готовность отрасли к переходу на новые стандарты интерконнекта, даже несмотря на то, что массовое появление центральных процессоров с поддержкой PCIe 6.0 и CXL 3.0 ожидается не ранее 2026 года.